英伟达CPU下场，要更换Chiplet吗？

文 | 半导体产业纵横 英伟达为什么要“反潮流”？ 看到英伟达Vera CPU的架构选择，可能会有人产生这样的疑问。 过去几年，Chiplet（多芯粒）逐渐成为高性能服务器CPU的重要设计路线，许多厂商纷纷加入。 与这一趋势不同，英伟达近期推出的Vera CPU却选择将88个CPU核心、统一L3缓存和片上互连集成在同一块计算裸片上，采用单片计算裸片设计。 在Chiplet逐渐成为主流的背景下，英伟达为何选择一条不同的路线？这背后又涉及怎样的性能与制造取舍？ 英伟达的考量 2026年3月，英伟达在GTC大会上正式发布Vera CPU，将其定位为面向AI智能体、强化学习和数据处理的新一代处理器。随着AI应用逐渐涉及调用工具、运行代码、检索数据和执行复杂任务，CPU需要承担更多程序执行和任务调度工作，其处理速度也会影响GPU能否持续高效运行。 Vera采用单片计算裸片设计，将88个Olympus CPU核心、164MB统一L3缓存和第二代可扩展一致性互连架构（SCF）集成在同一块计算裸片上。SCF负责连接CPU核心与共享缓存，片上双向带宽最高达到3.4TB/s。内存和I/O子系统则由相邻的独立裸片等组件实现。 英伟达为什么会选择这种设计？ 在接受专访时，Vera团队谈到了数据中心CPU设计重点的变化。随着云计算规模扩大，处理器设计越来越重视核心数量和整体吞吐量，芯粒化也成为扩展处理器规模的重要方式。英伟达团队认为，这一趋势在一定程度上降低了单线程性能在设计中的优先级，而AI智能体的兴起，让单个核心的执行效率重新受到关注。 智能体执行任务时，往往需要连续调用工具、运行代码、查询数据库，再根据结果决定下一步行动。这些流程包含串行操作、分支判断和数据访问，部分步骤必须等待前序任务完成。因此，即使服务器能够并行运行大量任务，单个任务的执行速度仍然会影响整个工作流程。 英伟达希望Vera能够更快完成这些CPU侧工作，减少关键步骤的等待时间 。 单片计算裸片为此提供了一种设计思路。由于计算核心、统一L3缓存和片上互连位于同一块裸片上，所有核心都能通过统一的片上网络交换数据，减少跨计算裸片通信带来的额外开销。英伟达还通过Olympus核心自身的微架构提升执行效率，包括10宽指令取指与解码前端、神经网络分支预测器和深度乱序执行等设计，并结合缓存预取机制改善数据访问。核心微架构与片上互连协同工作，共同影响处理器的实际性能。 当然，这种设计也有代价。将88个计算核心、大容量缓存和互连集中在一块裸片上，会增加裸片面积和设计复杂度，制造良率与成本控制也面临更高要求。相比多芯粒方案，单片计算裸片在计算模块复用、核心规模组合以及不同功能采用不同工艺节点方面，灵活性相对有限。 英伟达团队也表示，公司会根据具体产品需求选择集成方案。Vera CPU的设计重点，是 将计算部分紧密集成，以满足AI智能体等工作负载对单线程性能、通信效率和低延迟的要求 ，同时接受大面积计算裸片在制造与扩展方面的约束。 主流CPU集成路线，各有怎样的权衡？ 纵观整个 CPU市场，英伟达Vera的选择，只是当前高性能CPU集成架构当中的一种。AMD和英特尔等公司也在进行探索不同的芯片设计方式，虽然这些设计都在追求更高的集成度与处理器性能，但各家对芯片内部功能的安排有不同的考量。 AMD：以Zen架构为基础，持续推进Chiplet集成 AMD是较早将Chiplet大规模应用于主流CPU产品的厂商之一。 其Zen架构逐步形成了以计算芯粒为基础的模块化设计路线，通过将CPU计算核心与I/O功能分开，再利用不同裸片组合实现处理器规模扩展。 这种设计从Zen 2时期开始得到更广泛的应用，并逐渐成为AMD Ryzen和EPYC系列高性能处理器的重要架构基础。 在具体实现上，AMD将多个CPU核心组织在CCX（Core Complex，核心复合体）中，再将其集成到CCD（Core Complex Die，核心复合裸片）上。多个CCD通过中央I/O裸片（IOD）连接内存控制器、PCIe等外部接口，并通过Infinity Fabric互连技术完成不同计算芯粒之间的数据传输和缓存一致性管理。 以EPYC 9005系列为例，AMD通过配置不同数量的CCD，提供不同核心规模的服务器处理器。计算核心和I/O功能分开设计后，AMD可以根据产品需求调整计算芯粒数量，也能够让不同模块采用更适合自身功能的制造工艺。这种模块化方式提高了计算设计的复用率，为处理器产品扩展提供了更大的灵活性。 在此基础上，AMD还进一步探索垂直堆叠技术。以3D V-Cache为例，AMD通过硅通孔（TSV）和铜对铜直接键合，将额外的L3缓存裸片堆叠在计算芯粒上方，在有限的封装空间内增加缓存容量。相比单纯增加计算芯粒数量，这种方式从垂直方向扩展了芯片的集成能力。 AMD还将Chiplet技术延伸至异构集成。以Instinct MI300A为例，AMD将Zen 4 CPU计算芯粒、CDNA 3 GPU计算芯粒和HBM3内存整合在同一封装中，实现CPU与GPU之间的统一内存访问。不同功能的裸片可以采用各自适合的设计和制造方式，再通过先进封装组合成完整的计算系统。 从Zen架构的计算芯粒模块化，到3D V-Cache的垂直缓存堆叠，再到MI300A的CPU、GPU与HBM异构集成，AMD不断拓展Chiplet在不同产品中的应用。其技术路线也从计算核心的横向扩展，逐渐延伸到缓存堆叠和多种计算单元的集成。 英特尔：按功能和工艺节点拆分Tile，通过先进封装组合 英特尔的Chiplet布局主要围绕Tile架构展开。 Tile可以理解为承担特定功能的独立硅模块，英特尔将处理器内部的计算、内存和I/O等功能组织在不同Tile中，再通过封装互连将它们组合成完整的CPU。从至强6系列开始，英特尔全面采用模块化Tile架构，P核和E核产品均采用计算Tile与I/O Tile组合的方式，具体数量根据产品型号有所不同。 以至强6 P核系列Granite Rapids为例，英特尔根据处理器型号配置不同数量的计算Tile。以Granite Rapids AP架构为例，其采用3块计算与内存Tile，以及2块I/O Tile。计算与内存Tile内部集成CPU核心、缓存和内存控制器，负责主要计算任务及内存访问；I/O Tile则负责UPI、PCIe、CXL等外部高速接口，以及部分数据处理加速功能。不同Tile各自承担相应的任务，再通过封装内部的互连完成数据交换。 按照功能拆分Tile，让英特尔能够根据产品定位调整计算资源和Tile配置，同时结合不同制造工艺进行组合。 在Granite Rapids AP架构中，计算与内存Tile采用Intel 3工艺，I/O Tile采用Intel 7工艺。CPU计算核心对晶体管密度、性能和能效有较高要求，采用更先进的制程有助于提升计算部分的性能；I/O部分则可以根据接口和数据传输需求选择相应工艺。通过这种方式，英特尔能够分别优化不同功能模块，减少所有模块都依赖最先进制程带来的制造成本压力。 随着Tile数量增加， 芯粒之间的数据交换也对封装互连提出了更高要求。 为此，英特尔采用EMIB（Embedded Mu